DOI: https://doi.org/10.20535/S0021347014090015
Открытый доступ Открытый доступ  Ограниченный доступ Доступ по подписке
Структура транзистора DG FinFET

Анализ методики уменьшения утечки в 7Т и 8Т ячейках SRAM на основе транзисторов FinFET

Равиндра Сингх Кушвах, Шиам Акеше

Аннотация


Предложены семитранзисторные (7Т) и восьмитранзисторные (8Т) ячейки SRAM (статическое ОЗУ) на основе транзисторов FinFET (полевые транзисторы с плавником). Транзисторы FinFET способны обеспечить лучшую производительность за счет компромисса по мощности. Разработчики могут выбрать или режим работы транзистора с повышенной производительностью при приблизительно такой же потребляемой мощности, как у планарных устройств на КМОП-структурах, или режим работы, при котором будет получена приблизительно такая же производительность, но при меньшей потребляемой мощности. Цель данной работы состоит в уменьшении тока утечки и просачивающейся мощности ячеек SRAM на основе транзисторов FinFET, использующих технологии схем с саморегулируемым уровнем напряжения (SVL) и созданных по 45-нм технологии. Схема SVL позволяет подавать питание с максимальным уровнем напряжения постоянного тока, прикладываемого к активной нагрузке, или позволяет понизить подаваемое напряжение постоянного тока на нагрузку в режиме хранения. Схема SVL может уменьшить просачивающуюся мощность в режиме хранения для ячейки SRAM с минимальными проблемами в отношении площади кристалла и быстродействия. Большие токи утечки в субмикронных режимах являются основными факторами, определяющими суммарную мощность рассеяния КМОП-схем с объемным каналом, поскольку снижается пороговое напряжение Vth, сокращаются длина канала L и толщина оксидного слоя затвора tокс. Ток утечки в ячейке SRAM возрастает в связи с уменьшением длины канала МОП-транзистора. Для уменьшения этого тока используются два метода: первый метод предполагает уменьшение напряжения питания, другой использует увеличение нулевого потенциала. Предлагаемые 7Т и 8Т ячейки SRAM на основе транзисторов FinFET спроектированы с помощью программы Cadence Virtuoso Tool, а результаты моделирования получены с помощью моделирующей системы Cadence SPECTRE для технологии 45 нм.


Ключевые слова


полевой транзистор с плавником; ток утечки; просачивающаяся мощность; статическое оперативное запоминающее устройство; ОЗУ; SRAM; саморегулирумый уровень напряжения; SVL; верхний SVL; нижний SVL; FinFET

Полный текст:

PDF

Литература


Bowman K. A. Impact of die-to-die and within-die parameter fluctuations on the maximum clock frequency distribution for gigascale integration / K. A. Bowman, S. G. Duvall, J. D. Meindl // IEEE J. Solid-State Circuits. — Feb. 2002. — Vol. 37, No. 2. — P. 183–190. — DOI : http://dx.doi.org/10.1109/4.982424.

Borkar S. Parameter variations and impact on circuits and microarchitecture / Shekhar Borkar, Tanay Karnik, Siva Narendra, Jim Tschanz, Ali Keshavarzi, Vivek De // 40th Annual Design Automation Conf. : DAC, 2003. — P. 338–342. — DOI : http://dx.doi.org/10.1145/775832.775920.

Karnik T. Statistical design for variation tolerance: key to continued Moore’s law / T. Karnik, V. De, S. Borkar // Integrated Circuit Design and Technology : Int. Conf. ICICDT'04, 2004 : proc. — 2004. — P. 175–176. — DOI : http://dx.doi.org/10.1109/ICICDT.2004.1309939.

Yu B. 15 nm gate length planar CMOS transistor / Bin Yu, Haihong Wang, A. Joshi, Qi Xiang, Effiong Ibok, Ming-Ren Lin // Electron Devices Meeting : Int. Tech. Dig., IEDM'01, 2–5 Dec. 2001, Washington, DC, USA. — Washington, 2001. — P. 11.7.1–11.7.3. — DOI : http://dx.doi.org/10.1109/IEDM.2001.979669.

Hisamoto D. FinFET—a self-aligned double-gate MOSFET scalable to 20 nm / D. Hisamoto, Wen-Chin Lee, J. Kedzierski, H. Takeuchi, K. Asano, C. Kuo, Erik Anderson, Tsu-Jae King, J. Bokor, Chenming Hu // IEEE Trans. Electron Devices. — Dec. 2000. — Vol. 47, No. 12. — P. 2320–2325. — DOI : http://dx.doi.org/10.1109/16.887014.

Balasubramanium J. Y. S. Design of sub-50 nm FinFET based low power SRAMs / J. Y. S. Balasubramanium / Semicond. Sci. Technol. — 2008. — Vol. 23. — P. 13.

Zhang K. A 3-GHz 70-mb SRAM in 65-nm CMOS technology with integrated column-based dynamic power supply / K. Zhang, U. Bhattacharya, Zhanping Chen, F. Hamzaoglu, D. Murray, N. Vallepalli, Yih Wang, Bo Zheng, M. Bohr // IEEE J. Solid-State Circuits. — 2005. — Vol. 41, No. 1. — P. 146–151. — DOI : http://dx.doi.org/10.1109/JSSC.2005.859025.

Powell M. Gated-Vdd: a circuit technique to reduce leakage in deep-submicron cache memories / M. D. Powell, S.-H. Yang, B. Falsafi, K. Roy, T. N. Vijaykumar // Low Power Electronics and Design : 2000 Int. Symp., ISLED’00, — July 2000. — P. 90–95. — DOI : http://dx.doi.org/10.1109/LPE.2000.155259.

Agarwal A. DRG-cache: a data retention gated-ground cache for low power / Amit Agarwal, Hai Li, Kaushik Roy // 39th Design Automation Conf. : proc. — June 2002. — P. 473-478. — DOI : http://dx.doi.org/10.1109/DAC.2002.1012671.

Guindi R. S. Design techniques for gate-leakage reduction in CMOS circuits / Rafik S. Guindi, Farid N. Najm // Quality Electronic Design : Fourth Int. Symp., 24–26 March 2003 : proc. — 2003. — P. 61–65. — DOI : http://dx.doi.org/10.1109/ISQED.2003.1194710.

Chang L. Stable SRAM cell design for the 32 nm node and beyond / L. Chang, D. M. Fried, J. Hergenrother, J. W. Sleight, R. H. Dennard, R. K. Montoye, Lidija Sekaric, S. J. McNab, A. W. Topol, C. D. Adams, K. W. Guarini, W. Haensch // VLSI Technology : Symp. 14–16 June 2005, Digest of Tech. Papers : proc. — Jun. 2005. — P. 128–129. — DOI : http://dx.doi.org/10.1109/.2005.1469239.

Enomoto T. A self-controllable voltage-level (SVL) circuit for low-power high-speed CMOS circuits / T. Enomoto, Y. Oka, H. Shikano, T. Harada // Solid-State Circuits Conf. : 28th European Conf., ESSCIRC 2002, 24–26 Sept. 2002, Florence, Italy : proc. — 2002. — P. 411–414.

Kanda K. 90% write power-saving SRAM using sense-amplifying memory cell / K. Kanda, H. Sadaaki, T. Sakurai // IEEE J. Solid-State Circuits. — June 2004. — Vol. 39, No. 6. — P. 927–933. — DOI : http://dx.doi.org/10.1109/JSSC.2004.827793.

Lavanya S. Self controllable voltage level (SVL) for low power consumption / S. Lavanya, J. Lisbin // Computational Intelligence & Computing Research : in IEEE Int. Conf., ICCIC, 18–20 Dec. 2012, Coimbatore. — 2012. — P. 1–5. — DOI : http://dx.doi.org/10.1109/ICCIC.2012.6510228.


Метрики статей

Загрузка метрик ...

Metrics powered by PLOS ALM





© Известия высших учебных заведений. Радиоэлектроника, 2004–2020
При копировании активная ссылка на материал обязательна
ISSN 2307-6011 (Online), ISSN 0021-3470 (Print)
т./ф. +38044 204-82-31, 204-90-41
Условия использования сайта